当前，人工智能正以史无前例的深度沉塑半导体财产链的焦点环节，而做为芯片设想的 “引擎”，EDA（电子设想从动化）范畴正派历着从保守法则驱动向数据智能驱动的范式迁徙。支流EDA厂商纷纷加大AI东西研发的投入，通过引入AI手艺赋能EDA东西，帮力芯片设想，这场由AI激发的手艺变化，不只正在沉构芯片设想的效率鸿沟，更正在从头定义 EDA 东西的焦点合作力。正在日前举行的CadenceLIVE中国用户大会上，Cadence全球研发副总裁兼三维集成电设想阐发事业部总司理Ben Gu（顾鑫），环绕AI时代算力需求催生EDA范畴的变化，分享了Cadence正在3D-IC以及AI范畴的立异实践。近年来，AI激发的算力，正在对人们的工做和糊口发生影响的同时，也为半导体行业带来机缘和挑和。IDC的研究数据显示，因为AI的驱动，2030年半导体市场规模将冲破1万亿美元。AI不只驱动了芯片设想的前进，正在算力需求下，也让芯片设想变得愈加复杂。更多的晶体管堆叠，更复杂的3D集成电系统，以及领先的晶圆代工场鞭策更先辈的工艺节点和制制方案等，都对芯片设想系统带来庞大的挑和。正在Ben看来，过去二三十年EDA行业成长敏捷的主要的缘由之一正在于遭到摩尔定律驱动，而AI对于鞭策芯片设想流程的沉塑将具有同样的效能。新的EDA东西用来成长新一代的AI芯片，提拔新一代的AI机能。同样，新的AI手艺也会被用于成长下一代的EDA手艺提拔EDA的机能。如斯来去，鞭策整个行业健康加快向前成长。“据我们统计，2025年，曾经有跨越一半的客户正在利用Cadence供给的分歧形式的AI东西来进行芯片设想。估计到2030年，AI正在芯片设想流程中的占比将跨越80%，从而使整个设想流程大幅从动化。此中，AI智能体将阐扬主要感化。将来两三年，除了为客户供给EDA东西，我们更但愿可以或许供给EDA的AI智能体。”Ben暗示。人工智能的成长，出格大型神经收集模子的锻炼和推理，对算力提出极高要求。保守的二维集成电（2DIC），逐步出局限性，面对 “内存墙”“互连瓶颈” 和 “散热极限” 等多沉阻力，无法满脚人工智能对高密度计较取高带宽内存的紧耦合要求。因而，3D-IC成为行业正在应对AI时代算力挑和时的冲破标的目的，通过2。5D、3D或3。5D的堆叠来进一步提高芯片算力和芯片之间的带宽。好比，台积电一曲正在积极推进CoWoS等堆叠手艺的立异演进。而其下一代系统级芯片封拆手艺 SoW-X（System-On-Wafer），通过正在Wafer上集成数十个芯片，实现RDL互联，将可以或许很是显著地提拔全体芯片算力。正在Ben看来，3D-IC将成为将来五到十年很是抢手的话题并带来性的立异。同时，因为系统的复杂性，好比多个芯片堆叠正在极小的芯片大将发生庞大功耗等，也为3D-IC设想带来更多挑和。为了让3D-IC的设想合适需求，需要处理包罗散热、时序（Timing）、压降阐发（IR drop）等一系列问题。据Ben引见，本年3月，Cadence将取3D-IC相关的设想阐发产物从头组合正在一路，成立了全新的事业部HDA（Heterogeneous Design Analysis），通过三个层面的立异工做，应对3D-IC所带来的高速成长机缘和挑和。HDA通过集成各类3D-IC需要的阐发东西（电、磁、热、力等），并取Cadence的设想平台整合正在一路。此外，我们还打算将所有阐发产物都移植到GPU上，实现大规模的机能加快，进而锻炼AI模子实现进一步加快，正在产物侧，为应对3D-IC设想所带来的挑和，2021年，Cadence推出Integrity™ 3D-IC设想平台，通过集成同一的操做界面和数据库，将所有取3D-IC相关的设想数据（包罗routing、placement等）融合正在一路，为客户供给一坐式EDA东西办事。Integrity™不只同Cadence领先的数字和模仿范畴的东西Innovus和Virtuoso慎密连系，还能取Cadence的各类阐发东西，从而优化设想。据Ben引见，过去几年，Cadence持续投入提拔Integrity™的机能和兼容能力，目前已实现和次要的晶圆厂伙伴及封测厂商的慎密合做，且已被所有的行业头部客户采用，包罗领先的AI厂商和办事器厂商。3D-IC 通过堆叠多层芯片实现高密度集成，但分歧芯片因功能、工艺、尺寸差别大，且堆叠体例（如 TSV 、RDL 布线、散热径等）会间接影响全体机能。因而，Integrity™ 3D-IC中的System Planner（系统规划器）便十分主要，可以或许正在芯片设想初始阶段供给对整个系统的全局规划，从而获得最佳的系统表示。同时，Integrity™ 3D-IC平台支撑Cadence自研布线手艺，可以或许实现芯片间复杂线的毗连，考虑到先辈封拆存正在各类复杂布线需求，Integrity™ 3D-IC还支撑从动布线和从动分组。此外，针对Cadence的多物理场仿实处理方案，Integrity™ 3D-IC可以或许实现这些东西正在芯片中的内置和深度联动，帮帮客户验证成果并优化设想。据领会，Voltus-XD将Wafer中所有的IR drop（压降阐发）仿实引擎从CPU迁徙到GPU，通过采用Voltus的GPU阐发引擎实现加快，从而大幅缩短模仿时间。本年5月，Cadence推出了超等计较机——Millennium M2000，将 NVIDIA GPU 手艺取 Cadence 的全套计较软件及 AI 功能相连系（包罗XD手艺），取保守CPU集群需要两周的时间比拟，正在提拔仿实阐发笼盖度方面，过去由于仿能受限等缘由，凡是芯片设想正在进行Voltus和IR drop仿线个时钟周期（Cycle）以及芯片的少部门使用。而升级后的仿实引擎Voltus-XC，能够将时钟周期提拔至百万级别，使得芯片设想厂商可以或许进行更充实的验证，从而降低芯片设想风险，让签核（Sign Off）环节愈加有。正在可用性以及可调试性方面，Voltus -XU采用了新一代的用户界面，同时引入了AI帮手（集成Cadence狂言语模子和JedAI），便于用天然言语同EDA图形界面互动，查询设想成果。AI赋能多物理场仿线D-IC的劣势是 “缩小面积、提拔机能、降低功耗”，但堆叠布局也间接带来了大规模互联发生的散热和“机械失效”（Mechanical Failure）等方面的新问题。而为应对机械失效等方面的挑和，据Ben引见，Cadence即将推出Tenacity Stress Solver。为应对3D-IC多达数百万个凸块（bump）所带来的复杂应力（stress） 阐发问题，Tenacity 可以或许供给层级化的处理方案（Hierarchical solution），借帮于AI和GPU的手艺加快，正在不精度的环境下，供给快速的仿实处理方案。从 Cadence 正在 AI 时代的 EDA 立异实践中，可以或许清晰地看到 AI 正从 “辅帮东西” 升级为驱动 EDA 东西研发取芯片设想变化的 “焦点引擎”。正在领先的EDA厂商积极立异摸索下，由AI 赋能的 EDA 东西正帮力芯片设想实现“降维破局”。将来，跟着 EDA AI 智能体的进一步落地、多物理场仿实取 AI 的进一步融合，EDA 东西将从 “从动化” 迈向 “自从化”，不只能帮帮芯片设想团队更高效地冲破先辈工艺取复杂集成的手艺壁垒，更将持续夯实 AI 芯片立异的底层根底，最终鞭策半导体行业正在算力中实现更具想象力的冲破。

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2026-01-27 11:23